硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等,在VHDL设计中,一个完整的设计单元应当包含5部分,下面不属于这5部分的是( )。(2012年嵌入式系统设计师下

硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等,在VHDL设计中,一个完整的设计单元应当包含5部分,下面不属于这5部分的是(    )。(2012年嵌入式系统设计师下半年)
A.实体

B.结构体

C.赋值

D.配置




参考答案:C
参考解析:本题考查硬件描述语言中VHDL基本语言知识。
    硬件描述语言(Hardware Description Language, HDL)是用来描述电子电路功能的语言,特别是可以在寄存器传输级上对数字电路逻辑功能进行行为、数据流方面的描述。随着自动化逻辑综合工具的发展,硬件描述语言可以被这些工具识别,并自动转换到逻辑门级网表,使得硬件描述语言可以被用来进行电路系统设计,并能通过逻辑仿真的形式验证器件功能。设计完成后,可以使用逻辑综合工具生成低抽象级别(门级)的网表(即连线表)。硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等。
    VHDL(超高速集成电路硬件描述语言)在基于复杂可编程逻辑器件、现场可编程逻辑门阵列和专用集成电路的数字系统设计中有着广泛的应用。VHDL语言诞生于1983年,1987年被美国国防部和IEEE确定为标准的硬件描述语言。自从IEEE发布了VHDL的第一个标准版本IEEE1076-1987后,各大EDA公司都先后推出了自己支援VHDL的EDA工具。VHDL在电子设计行业得到了广泛的认同。此后IEEE又先后发布了IEEE1076-1993和IEEE1076-2000版本。
    一个VHDL语言程序通常包含实体(Entity)、结构体(Architecture)、库(Library)、包集合(Package)和配置(Configuration)五个部分组成。实体用于描述所设计的电路系统的外部接口信号。结构体用于描述路系统内部的结构和行为。库是存放已经编译的实体、结构体、包集合和配置。包集合存放各设计模块都能共享的数据类型、常数和子程序等。配置用于从库中选取所需要的单元来组成不同电路系统。在VHDL语言编写的程序中大写与小写字母一视同仁。
    实体是VHDL语言编写的程序基本单元,实体用于描述一个完整的电路系统。简单的基本单元可以是一个门电路,复杂的基本单元可以是一个接口芯片电路、微处理器。不管是简单的基本单元或复杂的基本单元,都是由实体声明和结构体两部分组成。实体声明部分描述设计基本单元的输入和输出,也就是基本单元的引脚。结构体部分描述设计基本单元的行为,也就是电路系统的功能。

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